Assertain-Dynamic Phase |
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Assertion 与 RTL 覆盖率分析工具，能让设计者更快更有自信的决定何时可Tape-out。大部分刚完成的HDL code每一百个叙述中就有1到3个瑕疵，因此，一般刚设计完成的code 可能会有数千个的错误， 而这些是您的 设计跟验证团队所必须找到的，及早发现并修正这些错误当然比越后面所花的成本跟时间划算许多， 同时去了解您的设计中哪一个部分需要额外的验证努力也是很重要的，Assertain/HDL-dynamic phase 就是帮您做这样的动作， 让您可以更快更有信心的结束模拟， 进入下一个阶段，Assertain/HDL-dynamic phase 运用很广泛的覆盖率分析方法，包含statement、branch、condition、 path、toggle、triggering、trace、circuit activity以及Finite State Machine，的state，arc， path 等等， 您也可以针对每一个方法订定所 需要达到的目标。 Assertain/HDL-dynamic phase 提供使用方便的图形化使用者接口，让您可以很清楚地看到您的设计中，哪一个部分是 比较有问题，是没有被执行到的， 让您针对这部分去做修改，以更快的去达成目标。 您的公司可能需要靠您去验证一个很重要的单一芯片系统(SoC)，应用特殊集成电路(ASIC)，场效可规划逻辑门阵列(FPGA)， 或智能 财产区块(IP)的设计，您怎样可以确定您已经完全验证了呢? Assertain/HDL-dynamic phase 可以帮您去得到信息让您可以知道您的暂 存器转移层次(RTL)code 是完全验证的了，因为您的设计的每个部分都已完全的测试到. 有Assertain/HDL-dynamic phase ，您可以不用 再去猜有多少code 已经验证到了，有多少是没有被验证到的。 Assertain/HDL-dynamic phase 可以轻易的整合进去您的设计跟验证流程并且支持所有业界最流行的verilog VHDL，与dual language 仿真环境， 跟硬件加速环境，同时我们的Assertain/HDL-dynamic phase 也是第一个支持 dual language 仿真跟硬件加速环境的工具。 Assertain/HDL-dynamic phase 利用得到覆盖率分析之后的信息去帮您选取最有效率的test bench 以去吻合您的需要， 让您可以更快 找到可能的设计错误并且节省您宝贵的模拟时间，同时让您可以以更少的资源就可以完成这些事。 Assertain/HDL-dynamic phase 也可以帮您找到每一个test bench 对于整个验证所会多花的时间和帮助验证设计的哪些部分， 让您可 以轻易的找到您所需要的test bench，您也可以指定哪一个test bench 是强制必须要先进行的。 如果有工程改版(ECO)的情形，Assertain/HDL-dynamic phase 可找到哪些test bench 有包含被修改到的code那些行， 我们可仅针对这些test bench 下去模拟，节省模拟时间。 在 Assertain/ABV 与 Assertain/VCM package 内， Assertain 另外提供与宣称(assertion)有关的覆盖率分析及 ECO的验证功能。 | |