Assertain-Dynamic Phase |
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Assertion 與 RTL 覆蓋率分析工具，能讓設計者更快更有自信的決定何時可Tape-out。大部分剛完成的HDL code每一百個敘述中就有1到3個瑕疵，因此，一般剛設計完成的code 可能會有數千個的錯誤， 而這些是您的 設計跟驗證團隊所必須找到的，及早發現並修正這些錯誤當然比越後面所花的成本跟時間划算許多， 同時去了解您的設計中哪一個部分需要額外的驗證努力也是很重要的，Assertain/HDL-dynamic phase 就是幫您做這樣的動作， 讓您可以更快更有信心的結束模擬， 進入下一個階段，Assertain/HDL-dynamic phase 運用很廣泛的覆蓋率分析方法，包含statement、branch、condition、 path、toggle、triggering、trace、circuit activity以及Finite State Machine，的state，arc， path 等等， 您也可以針對每一個方法訂定所 需要達到的目標。 Assertain/HDL-dynamic phase 提供使用方便的圖形化使用者介面，讓您可以很清楚地看到您的設計中，哪一個部分是 比較有問題，是沒有被執行到的， 讓您針對這部分去做修改，以更快的去達成目標。 您的公司可能需要靠您去驗證一個很重要的單一晶片系統(SoC)，應用特殊積體電路(ASIC)，場效可規劃邏輯閘陣列(FPGA)， 或智慧 財產區塊(IP)的設計，您怎樣可以確定您已經完全驗證了呢? Assertain/HDL-dynamic phase 可以幫您去得到資訊讓您可以知道您的暫 存器轉移層次(RTL)code 是完全驗證的了，因為您的設計的每個部分都已完全的測試到. 有Assertain/HDL-dynamic phase ，您可以不用 再去猜有多少code 已經驗證到了，有多少是沒有被驗證到的。 Assertain/HDL-dynamic phase 可以輕易的整合進去您的設計跟驗證流程並且支援所有業界最流行的verilog VHDL，與dual language 模擬環境， 跟硬體加速環境，同時我們的Assertain/HDL-dynamic phase 也是第一個支援 dual language 模擬跟硬體加速環境的工具。 Assertain/HDL-dynamic phase 利用得到覆蓋率分析之後的資訊去幫您選取最有效率的test bench 以去吻合您的需要， 讓您可以更快 找到可能的設計錯誤並且節省您寶貴的模擬時間，同時讓您可以以更少的資源就可以完成這些事。 Assertain/HDL-dynamic phase 也可以幫您找到每一個test bench 對於整個驗證所會多花的時間和幫助驗證設計的哪些部分， 讓您可 以輕易的找到您所需要的test bench，您也可以指定哪一個test bench 是強制必須要先進行的。 如果有工程改版(ECO)的情形，Assertain/HDL-dynamic phase 可找到哪些test bench 有包含被修改到的code那些行， 我們可僅針對這些test bench 下去模擬，節省模擬時間。 在 Assertain/ABV 與 Assertain/VCM package 內， Assertain 另外提供與宣稱(assertion)有關的覆蓋率分析及 ECO的驗證功能。 | |